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Diseño de funciones con HDL: verificación | | UPV

Título: Diseño de funciones con HDL: verificación Descripción: Gadea Gironés, Rafael; Diseño de funciones con HDL: verificación http://hdl.handle.net/10251/193904 Descripción automática: En este video, se explica la verificación de una función que opera con punto flotante, implementada en Lenguaje de Descripción de Hardware (HDL), ya sea el primero o el segundo. El proceso implica la traducción entre el mundo de los reales y el de los bits. El modelo de referencia, o modelo dorado, opera en un nivel alto de abstracción con reales y sin latencias, a diferencia de la implementación en hardware que trabaja con bits y vectores, incluyendo retardos inherentes. El video describe la estructura del banco de pruebas en HDL, que incluye una unidad de verificación, un reloj y entradas y salidas de 32 bits. Se muestra cómo generar estímulos mediante un contador que se incrementa con cada ciclo de reloj, y cómo estos deben ser convertidos a bits para su uso en hardware y nuevamente a reales para su evaluación. Se destaca la importancia de ajustar las latencias en la comparación entre el modelo de referencia y la implementación con hardware para obtener un error mínimo. Para esto, se muestra la inserción de registros que igualen los tiempos de retardo de las salidas. Por último, se detalla cómo configurar la simulación en un entorno de FPGA, incluyendo el banco de pruebas, los ficheros de diseño y las librerías necesarias. Se enfatiza en la configuración del simulador y la necesidad de sincronizar sintácticamente los ficheros. El resultado es una visualización analógica del error entre la salida deseada y la obtenida, donde se busca que sea simétrico y acotado a un valor pequeño para confirmar la correcta implementación. Autor/a: Gadea Gironés Rafael Universitat Politècnica de València UPV: https://www.upv.es Más vídeos en:    / valenciaupv   Accede a nuestros MOOC: https://upvx.es #Verificación #HDL #Punto flotante #