Implementação de Porta OR em VHDL com Testbench e Simulação RTL no ModelSim скачать в хорошем качестве

Implementação de Porta OR em VHDL com Testbench e Simulação RTL no ModelSim

Neste vídeo apresento a implementação de uma porta lógica OR em VHDL, incluindo a criação do testbench e a realização da simulação RTL no ModelSim. Durante o vídeo, são abordados os seguintes tópicos: Estrutura básica de um código em VHDL (entity e architecture) Modelagem de lógica combinacional Instanciação do módulo (DUT) no testbench Aplicação de estímulos utilizando process e wait for Execução da simulação no ModelSim Análise da waveform e validação da tabela-verdade O objetivo é demonstrar, de forma prática, o fluxo completo de desenvolvimento: ✔ Modelagem ✔ Testbench ✔ Simulação ✔ Verificação do comportamento lógico Ferramentas utilizadas: Quartus (Intel FPGA) ModelSim Este conteúdo é indicado para estudantes de: Engenharia Elétrica Engenharia da Computação Sistemas Digitais Projetos com FPGA Introdução ao VHDL #VHDL #ModelSim #FPGA #SistemasDigitais #Engenharia #Quartus #RTL #Testbench