О входе в проектирование микросхем скачать в хорошем качестве

О входе в проектирование микросхем

Речь проектировщика микросхем Юрия Панчула, произнесенная на соленых болотах Альвизо в центре Silicon Valley, Калифорния, для слушателей Сколковской Школы Синтеза Цифровых Схем в Москве. Школа синтеза цифровых схем на ChipEXPO 2021 - прошла на ура. Все 25 мест в офлайне в Сколково были все время заняты. Присутствовали школьники, студенты, преподаватели вузов и кружков. Всего было подано 86 заявок. Все ~70 FPGA плат которые пожертвовали Наносемантика, Максим Маслов и другие, были быстро разобраны, люди охотно проходили роснановский онлайн-курс чтобы получить сертификат и соответственно плату. Из новых пунктов программы больше всего интереса вызвали опыты по распознаванию мелодий с помощью zero-crossing и конечных автоматов, реализованных в ПЛИС. Это занятие провели преподавательница флейты Мария Беличенко ( http://mariaflute.com ) и молодые инженеры Семён Москоленко (МИРЭА) и Виктор Прутьянов (МФТИ, Сколтех, SberDevices): Так как школа оказалась популярна, мы решили расширить ее до полноценного семестрового курса по субботам, с объемом материала на уровне университетских лабораторных по FPGA (типа MIT 6.111), к которым мы добавили элементы компьютерной архитектуры, базовый туториал для ASIC и некоторые умения из промышленности. Новый цикл занятий начнется с 30 октября 2021, закончится 12 февраля 2022, и будет проходить по субботам в Технопарке Сколково в Москве, с трансляцией в казанский Иннополис и другие места. Регистрация уже открыта - http://www.chipexpo.ru/shkola-sinteza... В этом году будет 7 занятий. Фактически 3-х дневный курс школы на ChipEXPO с упражнениями на FPGA будет расширен на 7 дней (суббот). Затем, под Новый Год в рамках школы пройдет туториал по Cadence Genus & Innovus с синтезом ядра schoolRISCV для ASIC. Продуктами от Cadence пользуются разработчики массовых микросхем в крупных электронных компаниях, которые платят за лицензии на эти программы сотни тысяч и миллионы долларов. Поэтому такой туториал - это редкая возможность для школьника или студента почувствовать себя на месте проектировщика микросхемы для смартфона или игровой приставки. Студенты запустят скрипты и рассмотрят результаты выполнения шагов: 1. Логический синтез. 2. Определение плана начального размещения. 3. Определение ячеек ввода-вывода. 4. Определение сети подачи питания. 5. Синтез дерева тактовых сигналов. 6. Окончательное размещение. 7. Трассировка сигналов. 8. Статический временной анализ с учетом размещения и трассировки. 9. Окончательная проверка DRC и LVS. 10. Генерация GDSII файла который отправляется на фабрику, которая выпекает микросхемы. А после Нового Года, начиная с 15 января - три более продвинутые занятия с комбинацией schoolRISCV и элементов микроархитектуры. Докладчики на ChipEXPO уже рассказывали про очереди FIFO, кредитные счетчики, арбитры, многобанковые памяти и процессорные кэши. Но там это было абстрактно, а на новой школе это будет привязано к конкретным процессорам на FPGA плате, чтобы было понятно зачем это: Элементы микроархитектуры 1: очереди FIFO и кредитные счетчики. Разбор примера: процессорное ядро schoolRISCV посылает сообщения другому ядру schoolRISCV через блок шифрования сообщений. Очередь FIFO ставится после конвеера блока шифрования. Запись данных в блок шифрования происходит через запись в определенные адреса в адресном пространстве первого процессорного ядра, чтение данных из FIFO происходит через чтение из определенных адресов в адресном пространстве второго процессорного ядра. Элементы микроархитектуры 2: арбитры, банки и разделение памяти. Разбор примера: три процессорных ядра schoolRISCV читают свои потоки инструкций из общей памяти, используя арбитр для доступа к ней. Демонстрация существенного снижения скорости работы всех трех ядер. Введение сначала двух, потом четырех банков памяти. Демонстрация повышения скорости работы в зависимости от того, читают ли процессорные ядра одни и те же адреса или разные. Элементы микроархитектуры 3: строим процессорный кэш. Разбор примера: подключаем процессорное ядро schoolRISCV к контроллеру внешней SDRAM памяти на FPGA плате. Наблюдаем потерю производительности по сравнению с использованием внутренней памяти. Подключаем простейший ассоциативный кэш и наблюдаем компенсацию потери производительности. Домашний проект для особо продвинутых: подключить к schoolRISCV пример контроллера кэша на верилоге из приложения к учебнику Хеннесси-Паттерсона. Наконец, в феврале на школе будет организована имитация собеседования (в формате олимпиады / письменного экзамена) и его разбор, чтобы учащиеся поняли, что их ждет при поступлении на работу в серьезную электронную компанию и готовы ли они к этому. Больше деталей - https://habr.com/ru/post/581320/