У нас вы можете посмотреть бесплатно How to improve Verification debugging using DVE или скачать в максимальном доступном качестве, видео которое было загружено на ютуб. Для загрузки выберите вариант из формы ниже:
Если кнопки скачивания не
загрузились
НАЖМИТЕ ЗДЕСЬ или обновите страницу
Если возникают проблемы со скачиванием видео, пожалуйста напишите в поддержку по адресу внизу
страницы.
Спасибо за использование сервиса ClipSaver.ru
Today's designs and therefore also the testbenches become more complex. The time spent to debug testbench and design issues is very high. The paper shows how the Synoposys transaction recording built into VCS® and Discovery Visualization Environment (DVE) can be used in SytemVerilog (SV) testbenches. The paper will also outline an enhanced concept on how to extend the signal based trace driver concept beyond the design border into the testbench transaction level traces